在近兩年的時間里，美國政府采取了一系列限制措施，以限制中國半導體的發展。其中，EDA工具的限制成為了一個有力的手段。EDA工具（Electronic Design Automation）是電子設計自動化軟件，它在集成電路設計中起著至關重要的作用。雖然EDA工具的限制已經被廣泛討論，但是很多人似乎并不知道，半導體IP同樣被限制了。尤其是在先進工藝接口IP方面，中國企業的困境更為嚴峻。不過，近年來，在中國本土IP公司的茁壯成長下，這個問題已經有望解決。
“今年芯耀輝的員工很忙，一部分人在加班加點開發產品，一部分在支持客戶規模量產。”在今年的ICCAD2023的媒體專訪中，芯耀輝董事長曾克強表示，“經過三年多的自主研發，芯耀輝已開發出基于國產工藝全系列接口IP，包括PCIe、Serdes、DDR、D2D、USB、MIPI、HDMI、SATA，SD/eMMC等涵蓋最先進協議標準的全棧式完整IP解決方案，包括LPDDR5、DDR5和片間互聯的D2D IP。目前，我們正積極將這些產品引用到行業主流工藝中進行測試，此外，要實現Chiplet技術的真正落地，高質量的接口IP是不可或缺的。”
團隊研發的DDR5/4 PHY在相關工藝上超越了全行業最高速率；推出的LPDDR5/4 PHY*PPA競爭力及優異的易實現性及互操作性；完整的UCIe D2D解決方案包括PHY及控制器，可支持UCIe協議且兼容D2D和C2C場景。
“在芯耀輝之前，大家可以看到國內的廠商基本上能夠實現的做到的接口IP的標準一般都還是比較傳統的，像DRR3、PCIE3等，但是最*的標準比如說DDI5、PCIE5沒有，這也是我們芯耀輝從成立之日起的時候要做的事情，我們就希望在這一塊真正能夠做前人沒做過的事，真正填補空白。”他強調。“接口IP也是當下整個IP領域需求最*，增速最快的應用領域，也是除了處理器以外規模最大的細分市場。”
IPnest對接口IP未來5年進行了預測（2023-2027）大部分增長預計來自三個類別：PCIe、內存控制器（DDR）、以太網&D2D，5年復合年增長率分別為19.2%、18.8%和22.3%，這些協議都與數據應用相關。2022年前5大接口協議的市場規模為14.4億美元，預測2027年將提升至35億美元，即復合年增長率18%。
曾克強表示，芯耀輝在IP領域擁有獨特的優勢，主要體現在以下兩點：
1、符合國際標準協議的定制化設計：芯耀輝專注于制定符合國際標準協議的接口IP，不僅滿足這些標準協議的要求，還根據客戶的客戶的不同應用場景和產品形態，提供滿足這些標準協議的定制化需求。例如，對于消費類產品，客戶可能更關注功耗和面積，即所謂的的PPA（功耗、性能、面積），而除了在PPA方面取得平衡外，客戶最看重的是一次量產成功，要求IP做到高可靠性和強兼容性。“這也是我們最看重的地方，甚至超過了PPA的考量”他強調。
2、專業團隊進行系統級驗證：由于芯耀輝在IP領域有持續15-20年的積累，公司建立了幾十人的經驗豐富專業團隊，專門負責可靠性和兼容性測試，從系統級到芯片電路級進行*的驗證。
“例如，在可靠性方面，芯耀輝會針對IP進行溫度、電壓以及制造工藝的拉偏測試，并且還會進行ESD靜電防護能力測試以及長時間的高溫老化測試，確保IP在客戶芯片量產上沒有良率的問題。同時我們也會針對客戶實際應用場景，以及積累多年的非標準場景，進行極端環境下（比如高通道損耗，長時間不間斷傳輸等）的IP性能測試，保障IP具備高度的可靠性。”他補充說，“而在兼容性方面，不同的接口IP都會和市場上主流的相關外設做互聯互通兼容測試。舉個例子，常用的接口DDR5，針對市場上最常用的應用廠商的顆粒，比如說三星、海力士、美光和國內成熟廠商等等，我們都會收集它主要的顆粒，針對不同的速率、不同的DIMM，我們都會去做測試，不僅是普通的讀寫，甚至會反復的初始化，考驗產品的訓練過程和性能，確保接口IP能做到完備的測試，這應該是國內的廠商里*的，所以保證了我們交付給客戶的產品，除了在PPA上滿足客戶的需求，更在可靠性和兼容性上幫助客戶的產品一次量產成功，降低產品風險，縮短產品上市時間。”
他表示經過三年的研發，芯耀輝已經在國產先進工藝已經實現了所有接口IP主流的全套量產交付，尤其是針對高性能計算，最主要的應用場景就是CPU、GPU、AI，他們其中主要的接口IP的需求主要是兩大類，一類是存儲器接口，一類是片間互聯。如DDR5、LPDDR5等芯耀輝都已經完成自研，并且實現量產交付。
針對片間互聯，芯耀輝的PCIE4、PCIE5都是行業目前*的，也完成量產交付，包括die to die的UCIe。
“Chiplet技術的核心在于將芯片的性能和工藝進行解耦，將一個復雜的SoC大芯片根據其不同功能分成不同小芯片，這些小芯片可以采用不同的工藝來異構集成。理想情況下，這種集成應該在效率和連接性上類似于同一顆芯片，即像同一顆芯片的片間總線一樣高效互聯。然而，實際情況下，由于不同芯片的連接會帶來一定損耗，而且許多芯片需要大量連線，這帶來了一個現實中的問題。要實現Chiplet技術，最本質的挑戰是實現片間的高效互聯，而真正的互聯問題是Chiplet技術落地中最為核心的方面。在這個過程中，對接口IP的需求顯得尤為關鍵”他分析說，“芯耀輝是*批加入UCIe組織的國內廠商，也是參與制定*中國原生Chiplet技術標準《小芯片接口總線技術要求》（T/CESA 1248-2023）的重點貢獻企業,同時也是中國Chiplet《芯粒互聯接口標準（ACC1.0）》和《車規級芯粒互聯接口標準（ACC_RV1.0）》的起草和審閱單位；另外，我們還承接了*科技部重點研發計劃“芯粒集成的統一網絡架構和接口規范研究”項目，從產學研多方面推動國內Chiplet技術落地及生態鏈的發展。”
他指出，在開發Chiplet時，封裝是一個關鍵要素。因此，在芯耀輝進行接口IP設計時，他們就考慮了與芯片接口IP設計和封裝設計之間的協同設計。芯耀輝已經和國內多家先進封裝廠商聯合研發，以在提供給客戶接口IP時就充分考慮后端封裝的實現性。
他表示，芯耀輝不僅支持國外廠商的先進封裝，也支持國內一些2.5D封裝，同時針對國內產業鏈的現狀，也支持傳統標準封裝。“芯耀輝是國內*家完成UCIe die to die的IP。今年年末，我們將完成*客戶量產交付”他強調。
展望未來，他表示芯耀輝看好高性能計算、人工智能和汽車領域。從2021年開始，芯耀輝已經開始在相應的接口IP領域進行布局。截至2023年，芯耀輝已經通過了與車規相應的ACQ-100和ISO26262的國際測試認證。因此，芯耀輝是國內*能夠提供符合車規認證的接口IP廠商，為未來汽車的市場做好充分的準備。（完）
